【東京・北海道】デジタルIC設計エンジニア（ミドル層）

株式会社テクノプロの社内カンパニーとして1997年6月に発足した、技術系人材サービスで国内最大規模のテクノプロ・グループにおける中核企業。技術社員8,000名超を擁し、AI・データサイエンス、制御システム、機構設計、ハードウェア・ソフトウェア開発を主軸に、製造業を中心に情報産業・官民の研究機関・大学研究室などへエンジニアリング・請負・技術コンサルティングを提供する。営業拠点33カ所・開発センター11カ所を展開。グループパーパスは「『技術』と『人』のチカラでお客さまと価値を共創し、持続可能な社会の実現に貢献する。」※親会社のテクノプロ・ホールディングスは、2025年12月にブラックストーン・グループによるTOBを経て東証プライム市場を上場廃止。

■ 業務内容（概要）
2nmプロセスに対応した デジタルIC設計フローの構築・検証・最適化を担当。
Cadence・Synopsys などのEDAベンダと連携しながらフローを作り込み、PPA評価・改善、顧客への導入支援まで一貫して関わるポジションです。

■ 業務内容（具体）
2nm対応のデジタルIC設計フロー（論理合成／配置配線／STA 等）の構築・検証
Cadence／Synopsysツール（Digital Full Flow）の設定・動作評価
テストチップ／リファレンスデザインを用いた PPA評価（Power、Performance、Area）
PPA改善に向けたパラメータチューニング、スクリプト修正
設計フローパッケージの整備・顧客提供
フロー導入支援（セットアップ指導、運用サポート）
顧客設計課題の切り分け、共同デバッグ、改善提案
EDAベンダ／プロセス開発チーム／顧客設計部門との技術調整

ミドル層として期待される役割
解析結果（PPA）を踏まえた改善仮説立案
EDAベンダとの技術的ディスカッション
顧客課題に対する技術サポート
フロー品質とユーザビリティ向上への貢献

■ AIマッチングタグ
＜EDAツール＞
Cadence（Genus / Innovus / Tempus / Voltus）
Synopsys（DC / ICC2 / PT / PrimePower）
STA（Static Timing Analysis）
P&R（Place and Route）
Synthesis / Logic Design

＜設計フロー＞
Digital Full Flow
Design Flow構築
スクリプト開発（Tcl／Python）
PPA最適化
テストチップ評価
リファレンスデザイン

＜先端プロセス＞
7nm / 5nm / 3nm / 2nm
FinFET / GAA

＜サポート・技術折衝＞
顧客向け技術サポート
フロー導入支援
課題切り分け・デバッグ

デジタルIC設計、またはデジタル設計フロー構築・運用の実務経験
Cadence または Synopsys のEDAツール使用経験
論理合成／配置配線／STA いずれかの基礎知識
数値評価（PPA）をもとに改善点を考察できる能力
技術的なコミュニケーションが可能な方（顧客／ベンダ／社内）

先端ロジックプロセス（7nm以下）での設計・フロー構築経験
テストチップやリファレンスデザインを用いたベンチマーク経験
PPA最適化に関するパラメータチューニング、スクリプト改善経験
顧客向け技術支援、フロー導入サポート、QA対応経験
Python / Tcl などでのスクリプト開発スキル

面接1回
選考方法備考・・・1次面接（WEB）⇒内定
※状況に応じて2次面接を実施する場合がございます。

■面接地：対面の場合は本社または最寄りの支店にて実施する場合あり
■選考曜日：月~金曜日
■選考時間：9:00~20:00開始
※ご都合が合わない場合は、ご相談ください。